Verilog generate 可以综合吗？ generate - for

Question

genvar i;
generate
for(i=0; i<SIZE; i=i+1)
begin:
bit

xor g1 ( t[1][i], a[i], b[i]);
xor g2 ( sum[i], t[1][i], c[i]);
and g3 ( t[2][i], a[i], b[i]);
and g4 ( t[3][i], t[1][i], c[i]);
or g5 ( c[i+1], t[2][i], t[3][i]);
end
endgenerate

Answer 1

generate可以综合，使用该写法等效于你把它所例化模块全部写全。