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在verilog里, generate for loop和一般的for loop有什么区别啊?最好能举例说明一下,谢谢
如题所述
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推荐答案 2015-01-29
这个问题还真没有探究过。特地百度了一下,发现一个网页应该能解答你的疑问,但实践当中应该很少有人去这样做的吧,有大牛出来解释说明下么?
http://www.fpgadeveloper.com/2011/07/code-templates-generate-for-loop.html
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在verilog里,
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下,谢谢 这个问题还真没有探究过。特地百度了一下,发现一个网页应该能解答你的疑问,但实践当中应该很少有人去这样做的吧,有大牛出来解释说明下么? :fpgadeveloper./2011/07/code-templates-generate-for-loop.函数...
Verilog
HDL 生成块 的问题,为
什么
直接循环不行?
答:
你要按照功能来啊。
generate本来就是用来构建逻辑的,你这个位置就是实例化。而单纯的for只是用来做循环
。2个在一起就是循环构建逻辑。你只是单纯的for,编译器当然不知道你是要干嘛。而且for是不能直接出现在module下的。
FPGA中
for
语句问题
答:
在RTL级建模中
,FOR
语句更多地是表示一种电路复制的含义,它根据循环次数对电路进行复制。下面是一个5bit循环异或门按一定规律复制了4次
,for
(i=1;i<=5;i=i+) gray_cnt_temp[i-1]=cnt[i-1]^cnt[i]; 下面还有一个错误的例子:用FOR语描述一个计数器,for(i=1;i<1000;i=i+1) counter...
Verilog
generate
可以综合吗
?
generate -
for
答:
generate
可以综合,使用该写法等效于你把它所例化模块全部写全。
verilog
中,对一个模块的多次调用,比如前一个调用还没有结束的情况下,就...
答:
Verilog
中的模块都是电路,只能称之为例化,不能称之为调用。 如果你需要重复例化多个同样的模块,可以使用
generate
for
语句:generate genvar i;for (i=0;i<N;i=i+1)begin : inst_gen ...end endgenerate
verilog
中 assign语句放入
generate
块中可以吗,怎么加
??
答:
当然可以
,generate
loop
:
for
(i = 1; i <= 5; i = i + 1)assign A[i] = B[i] + 'b01;end generate 就这样
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