Y是同相输出端，W是反向输出端。X表示随意态。G’＝1时，禁止工作，Y端输出始终为0，W端输出始终为1；G’＝0，参考如下：
1111 0表达式：Y＝A’B’C’D＋A’B’CD’＋A’BC’D’＋AB’C’D’＋ABCD’＋ABC’D＋AB’CD＋A’BCD，
连接图：74151的端子A2、A1、A0分别接A、B、C，74151的端子D0、D3、D5、D6接D，D1、D2、D4、D7接D’，74151的输出端为Y。
真值表：ABCD Y，0000 0，0001 1，0010 1，0011 0，0100 1，0101 0，0110 0，0111 1，1000 11001 0，1010 0，1011 1，1100 0，1101 1，1110 1。
扩展资料：
在 asic 设计和 pld 设计中，简化组合逻辑电路的设计非常重要，因为这些设计通常需要最少的逻辑门或导线。 在专用集成电路设计和可编程逻辑器件设计中，有很多约束条件需要处理，但只有有限的1或0。 本文提出了一种新的组合逻辑电路设计方法。 以及一种因果关系的逻辑表示。
其中结果只有在所有决定事物结果的条件都满足的情况下才发生。 与输出变量为1的组合的所有因子不会与输出变量为1的组合一起出现，与输出变量为0的组合也不会出现，因此可以表示与输出变量为1的组合。
组合逻辑电路的分析分以下几个步骤：
（1）有给定的逻辑电路图，写出输出端的逻辑表达式；
（2）列出真值表；
（3）通过真值表概括出逻辑功能，看原电路是不是最理想，若不是，则对其进行改进。
参考资料：
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