一块电路板上的两块CPLD可以用同一个有源晶振作为时钟输入，还是必须分别用晶振啊？

Question

最近做一个脉冲发生电路，由于Max系列CPLD：EPM7160SLC84-10的资源不够，只能再用一块CPLD，不过小些的，是EPM7064SLC44-10。以前采用的都是一块CPLD，用的是25M的有源晶振。现在用两块CPLD，不知道能否用同一个晶振呢？同一个晶振会产生什么影响吗？还有一点疑问就是，CPLD采用的晶振频率高些好还是低些好啊，晶振频率高了会降低抗干扰性吗？谢谢！

Answer 1

没问题，可以这样干，我用过。
而CPLD晶振高了肯定会有干扰问题的，布线上要下点功夫，但你也要根据你的实际需要来定呀，你说的两个CPLD型号又没有PLL之类的倍频器。不过这两个跑25M应该是没问题的，我用的40M，

Answer 2

可以用另外一个管脚输出送给另外一个作为时钟，这样的话会降低电路的工作频率就是 ，另外也有一些集成的频率多路输出芯片可以选择，就是晶振一分多送给多个CPLD本回答被网友采纳

Answer 3

第一建议换成epm1270那个epm7160SLC太老了，又停产了。
不如换个新一点的大器件。
价钱也一样。资源大十倍。
第二：用二个CPLD的话，要不就是采用 gaojunyao1981的二个办法时钟进到一个CPLD之后再输出给第二片CPLD。要不就是加时钟BUFER

Answer 4

应该没问题，你查一下你的晶振带载能力怎么样。频率高了，肯定干扰会厉害一些