verilog中设计流程怎么描述，最好举个例子。

如题所述

第1个回答 2010-11-30

从设计方法可以分成自顶而下（top-down）和自底而上两种方法。top-down的设计方法对自顶而下的（TOP-DOWN）设计方法，往往首先使用VHDL或是VERILOG HDL来完成器件的功能描述，代表性的语言输入工具有SUMMIT公司的VISUAL HDL和MENTOR公司的RENIOR等。虽然很多的厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如ALTRA公司的AHDL，但所有的公司都提供了对作为IEEE标准的VHDL，VERILOGHDL的支持。

对自下而上的设计，一般从晶体管或基本门的图形输入开始，这样的工具代表性的有cadence公司的composer;viewlogic公司的viewdraw等，均可根据不同的厂家库而生成和输入晶体管或门电路相对应的模拟网表。
Top-Down设计
–Top-Down流程在EDA工具支持下逐步成为IC主要的设计方法
–从确定电路系统的性能指标开始，自系统级、寄存器传输级、逻辑级直到物理级逐级细化并逐级验证其功能和性能

Top-Down设计与Bottom-Up设计比较
. 设计从行为到结构再到物理级，每一步部进都进行验证,提高了一次设计的成功率
..提高了设计效率，缩短了IC的开发周期，降低了产品的开发成本
. 设计成功的电路或其中的模块可以放入以后的设计中提高了设计的再使用率(Reuse)

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