求用VHDL设计一个分频器

设计一个分频器把48MHz分成5秒

推荐答案 2010-11-10

是不是把48MHz分频为0.2Hz？
如果这样，我给你个思路吧：
1、分频器实质上就是一个计数器，48MHz分到0.2Hz实际上就是设计一个计数器，使得每次计录48*2.5*10^6个脉冲后将一个信号翻转（也就是2.5秒高电平，2.5秒低电平）；
2、具体思路就是设计一个能记录48*2.5*10^6各脉冲的计数器，再设计一个比较器（使之能够对记录脉冲及常数48*2.5*10^6进行比较）；再将比较结果与48M的脉冲“与”后输入到一个翻转触发器（也就是一个一位计数器）clk端，D触发器的输出就是分频输出；
3、注意计数器要通过比较结果清零；分频输出同步时钟脉冲需要比计数脉冲滞后半个相位（也就是使用上升沿计数，使用下降沿触发翻转触发器），这样信号比较稳定；
其实挺基本的，查查资料就有答案了。祝好运！

温馨提示：答案为网友推荐，仅供参考

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其他回答

第1个回答 2010-11-11

http://zhidao.baidu.com/question/171677128.html

你可以参考这个程序，这是我回答过的问题，其中主要的就是要算分频因子，我里面也有说明，希望可以帮到你

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