定义：门诱导漏电流(GIDL)
以NMOS为例，当gate未施加正压或负压，而drain端却施加高电压时，gate与drain的交界区域形成了一股强大的电场，尤其在gate氧化层附近，耗尽区的形成如同一个陡峭的p+-n+结，无论是横向还是纵向，都呈现出特有的GIDL特性，起源于gate与drain的交叠区域，从而导致电子和空穴在电场作用下分离，电子流向drain，空穴则被导向基底，从而产生漏电流现象。
产生条件: 1) 亚阈值工作区；2）Drain与gate必须存在交叠，形成pn结；3）存在强漏电场的驱动力。
对MOS的影响: GIDL在亚阈值区引发额外漏电流，这无疑增加了静态功耗，对电路的效率构成挑战。
解决方案： 通过引入LDD技术，调整交叠区域的轻掺杂，缓和电势变化，降低载流子跃迁的可能，从而有效地抑制漏电流的产生。
在NAND器件中的影响: 在编程过程中，GIDL会与inhibit string的HCI效应相互作用，导致边缘的word line阈值电压(Vt)上移。而对于未被抑制的string，由于缺乏静电压差，这种效应相对减弱。
解决方案： 通过设置边缘dummy WL，可以有效地减轻这种影响，提升NAND的稳定性和性能。
应用： 在3D NAND中，GIDL效应被巧妙地利用于erase过程，尤其是Pwell erase，结合SEG工艺，尽管工艺复杂，但越来越多的制造商选择利用GIDL来生成电子空穴对，将空穴导入channel，实现了高效且灵活的块擦除技术。