第1个回答 2022-06-04
姓名：李沈轩 学号：20181214373 学院：广研院
【原文链接】 7nm 制程工艺如何实现？ - 知乎 (zhihu.com)
【嵌牛导读】本文介绍了7nm制程工艺是如何实现的
【嵌牛鼻子】7nm制程工艺
【嵌牛提问】7nm 制程工艺如何实现？
【嵌牛正文】
本文主要就7nm 制程工艺中各特征尺寸是如何通过光刻技术实现作说明，而对于7nm 制程工艺中其他的应变硅技术(strained silicon)、HKMG技术等不作讨论。
首先我们看一下7nm 工艺制程的特征尺寸和工艺参数，找出其中最小的特征尺寸，比如 fin width 6nm, fin pitch 27/30nm，gate length 8/10nm，minimum metal pitch 36/40nm，gate pitch 54/57nm，我们需要考虑的问题就是如何通过光刻工艺来实现这些特征尺寸。
目前可以实现7nm 制程的只有台积电和三星两家，三星是从一开始就使用EUV光刻机来实现，而台积电则是从DUV开始实现，然后再转向EUV 。也就是说，目前7nm 制程工艺使用DUV 和 EUV 都是可以实现的，下面就DUV 和 EUV 两种设备的实现方法分别说明。
关于光刻机的分辨率不再作过多介绍，DUV设备以可以实现最高分辨率的是 ASML 193nm DUV光源、 NA 1.35的浸入式光刻机（immersion），设备型号一般是从NXT1950到 NXT2000。对于这一特征波长和NA的光刻机， 能够实现的分辨率极限就是38nm ，单次曝光形成的图形是不可能小于这个极限值的。
那么如何使用分辨率极限为38nm 的光刻机来实现7nm 制程工艺呢？
最主要的两种方法就是双重曝光技术(double exposure，DE) 和自对准双重成像技术 (self-aligned double patterning, SADP)。双重曝光就是采用两次分别曝光不同图形，两次曝光图形的叠加来实现更小的分辨率，当然必要的时候也可以三重甚至是更多重图形的叠加来实现更小的分辨率。双重曝光的缺点是增加了光刻工艺的使用，并且对每次光刻图形之间的套刻误差(overlay)也有更高的要求，因此增加了工艺的复杂度和成本。
相比较而言， SADP 技术就要简单得多，SADP 技术可以相对轻松地实现光刻图形尺寸减缩小一倍，也就是说使用上述DUV 光刻机结合SADP 技术是可以实现20nm 的图形。上文中7nm 工艺参数中的 DP(193i) 指的就是使用193nm immersion 光刻机和SADP 技术。
我们找到了台积电7nm 的Design Rules, 可以看到7nm 制程工艺总共用到了13个金属互联层，M0~M12，其中Fin是最小尺寸(6nm)，使用了SAQP技术（后续介绍）；然后是Poly ,也就是多晶硅 Gate 工艺 ，以及前端的几个线宽比较小的金属互联工艺 M0~M4 都使用到了SADP 技术。
如下图所示
1）Litho: 首先在做有硬掩膜版（HARD MASK ）的wafer 上使用光刻工艺一次曝光得到 40nm 的光刻胶图形；
2）PR-Slim: 然后通过刻蚀工艺使得光刻胶图形宽度缩小约一半；（此步骤并非必须，根据实际工艺设计而定，下图示例中pattern的间隔是1：1，因此需要PR slim 过程，这样在后续的沉积SiO2工艺后，光刻胶周围的侧壁之间才有足够的间隔空间；常规的SADP 工艺中pattern的间隔一般是1：3，SADP 后形成的图形是1：1，这样就不需要 PR slim）
3）SiO2 depo: 然后在光刻胶图形上沉积SiO2 薄膜；（一般使用ALD 沉积工艺）
4）Spacer Etch: 分别刻蚀掉表层的SiO2薄膜，使得SiO2 覆盖下的光刻胶显露出来；再使用另外一种只刻蚀光刻胶的刻蚀工艺将中间的光刻胶刻蚀完，这样就留下了光刻胶图形两侧的侧壁，成为新的模板，并且实现了PITCH缩小一半；（使用不同化学成分的等离子体刻蚀可以实现不同材质的选择性刻蚀）
5）HM Etch：使用上述留下的侧壁作为掩模版，再向下刻蚀，就可以将图形转移到Hard mask 上；
6）Clean: 最后再清洗掉表层的SiO2/ARC 等，就得到了特征尺寸为20nm的图形，图形间隔为1：1，实现了分辨率缩小一半的结果；,
所以在使用DUV 光刻机实现20nm pattern 时，SADP是一种简单有效的方法。但是SADP 也有自身的问题，比如分辨率缩小是通过将一个线条复制成两个相同的更小的线条，也就是新生成的两个线条形状是一模一样的，所以这种方法只适用于图形相对简单，并且具有很多重复性结构的图形。
同时，新生成的图形是一个闭合的环形结构（下图patterning step2 所示），因此SADP 生成的图形还需要一道切割的工艺，去除掉图形中不需要的部分；如下图所示，所以为了实现我们所需的最终图形，其实是将图形拆分成两部分来设计，两部分图形的最终组合才是我们所需的图形，因此SADP 工艺中图形的拆分也是一个复杂的工序。
然后是 SAQP (self-aligned quadruple patterning) 技术，来实现7nm 制程工艺中线宽最小的Fin 结构。SAQP 与 SADP 非常类似，相当于在使用完一次 SADP 技术以后，再使用一次SADP，这样就可以实现线宽的四倍缩小，也就是实现10nm 图形。
下图是使用SAQP技术来制作Fin 结构的流程图，最初光刻形成的4个pattern 在经过SAQP工艺后变成了16 个pattern, 并且尺寸也缩小为原来的1/4。Fin 作为 Finfet 集成电路的基础单元，具有高度简单的重复性，因此非常适合使用SAQP 技术。
同时Fin 结构本身具有较高的高宽比，因此在Fin 刻蚀工艺的时候，会形成下图中的楔形形貌，从而使得Fin 顶端尺寸比SAQP工艺形成的最终掩模尺寸更小，进而在最终产品中形成线宽为 6nm 的Fin 结构。
7nm 制程工艺Finfet 中Fin 的电镜图，顶端宽度约为6nm 。
至此，使用DUV 光刻机借助 SADP/SAQP 技术实现7nm 制程工艺中关键尺寸的实现就讲完了，接下来介绍使用EUV 工艺实现。
EUV 光刻机得益于使用13.5nm EUV 作为光源，单次曝光的分辨率极限可以达到13nm，因此在7nm 制程工艺中的特征尺寸基本单次曝光（Single Expose）就可以完成。EUV 同样可以使用SADP 技术，实现更小的特征尺寸，使得芯片制程工艺向5nm/3nm 继续发展。
下图是DUV 和EUV 在实现更小的特征尺寸时的方案：
虽然DUV 和 EUV 都可以实现7nm 制程工艺，但是 EUV 相比DUV 是更具技术优势的，EUV 具有更好的成像质量，以及更少的工艺步骤，而工艺步骤的减少对于成本和最终良率都是非常有利的。
下图是不同工艺节点使用的光刻工艺step 数和套刻误差step 数的对比，从28nm 到7nm , 使用Immersion DUV 设备的光刻工艺step 数增加到了34次，套刻误差step 数达到了60 个以上，如此高的工艺复杂度对工艺整合是个巨大的挑战，同时也大大提高了最终产品良率损失的风险。因此继续使用Immersion DUV 设备进行7nm 以下制程的开发已近乎不可能了，或者说开始不具备实际经济效益了。
而EUV 的引入，大大减少了工艺的复杂程度，7nm EUV 所需光刻工艺step 数和 20nm DUV 的step 数差不多，因此EUV 的引入使得7nm 以下制程的继续开发成为可能，摩尔定律也得以继续存活。
下图是 ASML EUV roadmap, 随着EUV 设备 NA 的增大，可以使得EUV 的最终分辨率达到小于 7nm, 从而使得2nm 制程也成为可能。
至此，通过DUV和 EUV 实现 7nm 制程的光刻工艺实现就全部介绍完了。
虽然通过更好的光刻设备可以实现更小的特征尺寸，但也并不是只要拿到好的设备就可以轻松实现，为了实现设备的分辨率极限，我们还需要使用一系列复杂的分辨率增强技术。同时随着器件特征尺寸的减小，单个器件也需要重新设计以解决器件尺寸缩小带来的短沟道效应(short channel effect, SCE)、热载流子注入效应（hot carrier inject, HCI）以及栅氧化层漏电等问题。